Definir las métricas de rendimiento múltiples en el Super-Selección de la salida MOSFET

Jon Mark Hancock Ingeniero Principal de AC-DC Aplicaciones Infineon Technologies, Inc.

De hecho, el éxito en atacar algunos problemas de rendimiento en torno a la puerta de carga han dado lugar a nuevos retos en la realización de un diseño robusto, en particular si las prácticas de buen diseño no se entienden [2]. Aquí es donde la comprensión de las cuestiones de aplicación subyacente y cómo se relacionan con las características eléctricas del MOSFET se vuelve muy importante, porque podemos profundizar en la optimización de los comportamientos de alto voltaje del Mosfet a través del conocimiento de las cuestiones de aplicación específica.Entonces, los patrones comienzan a surgir sobre el rendimiento y cambios característicos necesarios para diferentes topologías y clases de operación. Mantener ese concepto en mente, vamos a explorar la evolución continua de los MOSFETs super-unión en la industria, ya que por primera vez por CoolMOS^™Hace 10 años, y mira a las instrucciones de desarrollo continuo.

En primer lugar, RDS específicos de un área [EN] ha mejorado significativamente en comparación con la tecnología destacó hace 10 años en PCIM. En 2005, la producción de tecnologías mejoradas CoolMOS RDS área específica [ON] en un 35%, la reducción de la resistencia en el estado de 39 mW / cm²a cerca de 25 mW / cm²[3,4]. Este paso también incluye la tecnología de reducción sustancial de QGD conmutación cargo de la IC-en general tanto como 60-65%. fig. Uno compara las características de la puerta de carga de tres 190-199 mW familias FET - C3 (2003), CP (2005) y C6 (2009) - 20A cambia en la corriente de carga. Junto con una reducción significativa en la capacitancia de salida COSS, que es un mecanismo de pérdida de primaria en el cambio duro, el cambio de la eficiencia de la generación del PP se ha mejorado sustancialmente a lo largo de C3 [3, 4, 5]. Todo esto está muy bien y bueno, pero es esta la respuesta a las oraciones de rendimiento de todo el mundo? Si profundizar en los requisitos de aplicación de otros, podemos ver que no es el caso.

Una categoría importante de largo en el servicio es el de una sola topología  de terminal duro de conmutación, ya sea de modo directo o indirecto (hacia adelante o tiempo de retorno o impulso), ya sea en DCM (modo de conducción discontinua), CRCM (modo de conducción críticas), o MCP (modo de conducción continua ). Las dos primeras formas de onda triangular de ejecución actual con cero corriente inicial, y bajo su vez-sobre la pérdida, el requisito de desempeño es la resistencia a la conducción bajo mínimos y desvío a la pérdida de gran intensidad. Aquí, el MOSFET, con el  concepto SJ funciona bien, debido a la RDS área específica [ON] y el efecto capacitivo amortiguador no lineal de la capacitancia de salida [3, 4]. Bajo COSS, también conduce a EOSS baja en el encendido, ayudando rendimiento DCM. En estas topologías, el modo cuasi-ZVS, el desvío presta ventajas de eficiencia, con el canal de conducción al apagar rápidamente y la capacidad de salida mero hecho de ser cobrados por la corriente de carga inductiva a apagar.

La carga bajo de la puerta de CoolMOS CP, es una función de puerta de baja fuga de superposición de capacidad, lo que mejora la velocidad de la conmutación, pero reduce el "control" de di / dt. En la mayoría de estas topologías, especialmente cuando el transformador acoplado, esto no suele suponer un problema, como circuito de impedancia intrínseca tienden a limitar di / dt y dv / dt. Con circuitos como el convertidor elevador PFC, el circuito de baja impedancia y el potencial de alta di / dt y dV / dt requiere más atención por el diseñador. La otra cara de la carga baja de la puerta es CRSS baja, y más sensibilidad al diseño de la PCB. fig. 2 ilustra la naturaleza de la configuración de PCB y parásitos MOSFET, que, si no en las proporciones adecuadas puede conducir a un comportamiento oscilatorio en el encendido y apagado. Además de la fuga de internos-a los comentarios de capacitancia de la puerta, hay una capacitancia externa en gran medida determinada por el paquete de MOSFET y el diseño de hoja de PCB. Peor aún, la influencia externa capacitivo se junta con inductancias parásitas, lo que lleva a algunos de cambio de fase adicional. Minimizar el drenaje externo de acoplamiento en la capacitancia de la puerta es la clave, unido en ocasiones con medidas paliativas tales como cuentas de ferrita con una pérdida sustancial de resistencia a 100 MHz, del orden de 30 a 50 Ω [1]. Luego de conmutación rápida limpia se obtiene, de hecho, muy rápido de la conmutación. Para algunas topologías y aplicaciones, será muy rápido.

 

Para aplicaciones que requieren la conducción del diodo del cuerpo y la recuperación de la conmutación duro del diodo del cuerpo, la aplicación tiene requisitos más estrictos aún. Un planteamiento diseñado cuidadosamente para el diodo cuerpo intrínseca, así como la capacitancia de la puerta se superponen es necesaria para permitir robusto rendimiento constante en estas aplicaciones de tipo puente de potencia de alta, así como para controlar di / dt y el voltaje de rebasamiento máximo durante la recuperación de conmutación. Esto determina la inclusión de un curso de la vida matando proceso optimizado para reducir el cuerpo del diodo QRR [6]. Esto es aún más crítico para la super-MOSFET, de la salida con su estructura de columnas de compensación, porque el comportamiento típico de las columnas de compensación para limitar el aumento de tensión del diodo hasta que esencialmente todas las compañías han sido barridos de la epitaxia menor cerca del sustrato. Esto se traduce normalmente en una caída brusca de la corriente y de alta di / dt en la final del intervalo de conmutación. El gran colapso de di / dt entonces hace dv / dt a través de la inducción del sensor del inversor, con el potencial para desarrollar más-picos de tensión y aludes. fig. 3 pone de relieve las posibles mejoras en QRR total y final pendiente de la recuperación es posible con un mejor diseño y procesos.

SALA DE MEJORA

Estos solicitud se refiere a poner de relieve que hay más de HV MOSFETs que apenas área específica RDS (encendido). Sin embargo, la carrera está claramente en la mejora de dicho indicador, como una muestra de los trabajos publicados disponible muestra en la figura. 4 .Estas publicaciones son sólo la punta del iceberg de la evolución en curso a los líderes de la industria.

El reto para la mejora de RDS área específica [en] de los MOSFETs super-unión no radica en la conceptualización de las estructuras necesarias, pero en el desarrollo de los procesos de fabricación viable alcanzar en cantidades comerciales y de los rendimientos, con Cpk proceso de alta. En el corazón de esta dificultad es la relación fundamental física necesaria para el área de bajo RDS específica [EN]: la relación de aspecto de columna, lo que limita el dopaje que se pueden utilizar para un determinado objetivo de voltaje de bloqueo.

Per-unión columna la relación de aspecto ASJ = TSJ / Wall Street Journal, donde TSJ es la altura de las columnas de compensación de carga (p columnas en los principales p-pozos), y el Wall Street Journal es el tono de la célula.Luego de un MOSFET SJ: RDS [EN] .Aα1/ASJ. La consecuencia de estas relaciones es la necesidad de fabricar columnas de alta relación de aspecto con la coherencia y el equilibrio de carga necesaria, con el dopaje perfiles relativamente alta.

 fig. 4 Cuatro documentos de algunos de los específicos del área de RDS [EN] resultados de los esfuerzos de investigación publicados, principalmente mediante una zanja de llenado enfoque tomado de la fabricación de DRAM, en lugar de la multi-epi crecimiento con un recocido utiliza para la mayoría de las generaciones actuales de productos comerciales. trabajos recientes [7] incluso se centran en las nuevas técnicas de medición y análisis necesarios para evaluar las estructuras y el proceso de desarrollo, a fin de desarrollar el control necesario para los procesos comerciales. proceso de otros enfoques como la implantación, a alta energía han demostrado la viabilidad de laboratorio, pero tienen inconvenientes para su uso como un proceso de producción [8].

Mientras Izak Bencuya espera avances significativos en los dispositivos de producción, ya en 2005 [9], estos se han tardado en materializarse en el volumen comercial, probablemente debido a las dificultades en la aplicación de los procesos de llenado de zanjas con rendimientos comerciales. Sin embargo, las tendencias históricas del desarrollo como se indica por Bencuya indicaría que estamos atrasados para algunas avance significativo en dispositivos comerciales. Pero las dificultades de fabricación y la complejidad del proceso probablemente puede colocar estos componentes como una solución intermedia para sólo aplicaciones de alto rendimiento en un costo extra no es aceptable, la probabilidad de fijación de precios mucho más altos que se prevé visto soluciones SiC y GaN previsto para el 2011 a 2,012 marco de tiempo. las necesidades de diferenciación de la aplicación y el mercado es probable que vea una amplia gama de ofertas de productos variados y en el costo de rendimiento disponibles, frente a las diferentes necesidades del sistema y los presupuestos de los clientes.

Fuente: http://powerelectronics.com/power_semiconductors/power_mosfets/application-differentiation-market-range-201011/