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19 de diciembre de 2010

Técnicas freescale PCB

En el siguiente artículo la compañía Freescale Semiconductor publica algunas técnicas que al implementarse en el desarrollo de tablillas eléctricas mejoran el performance ante interferencias electromagnéticas.

(Artículo Contribuido / Tania Martinez - Freescale Semiconductor).- La creciente demanda de artículos electrónicos que sean inmunes a las interferencias electromagnéticas ya sea por requerimiento de alguna de las certificaciones internacionales (FCC, CE) o por requerimientos de la aplicación para la cual fue diseñado, ha llevado que los desarrolladores pongan atención en el desarrollo de sus tablillas eléctricas o a incluir componentes de filtraje los cuales llegan a incrementar el costo de la aplicación. Este artículo les muestra algunas técnicas que si se implementan en el desarrollo de su tablilla les mejora el performance ante estos eventos. 

1. Definición y principios básicos

 1.1 Definiciones

Una buena manera de comenzar a entender los efectos que producen las interferencias electromagnéticas es familiarizándonos con las definiciones, nomenclatura y anotaciones. Los términos que se utilizan varían a través de la industria a la cual van enfocados nuestros productos. Algunos de los términos más comúnmente usados son los siguientes:


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El Termino Compatibilidad electromagnética (EMC) es la habilidad de algún equipo electrónico o sistema a funcionar satisfactoriamente en un ambiente con ruido electromagnético y sin generar alguna interferencia electromagnética en cualquier ambiente. (IEV 161-01-07)

 1.2 Principios Básicos

Regresemos a los orígenes del electromagnetismo, Es necesario empezar a desarrollar nuestras tarjetas desde la perspectiva del campo eléctrico y el campo magnético. Partiendo de las ecuaciones de Maxwell se definen los siguientes conceptos.
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Figura 1. Ecuaciones de Maxwell


 1.2.1 Campo Eléctrico

De la Ley de Coulomb se define al campo eléctrico como la unidad de fuerza alrededor de un conductor esférico cargado a un potencial (V) y a una carga (Q)

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Tenemos 2 distintas mediciones en el campo eléctrico, el voltaje entre dos puntos define la intensidad del campo eléctrico (E Field) y un segundo llamado D field que está relacionado directamente con el desplazamiento en el campo, ambas equivalentes en un espacio vacío, la diferencia inicia cuando se introduce la constante dieléctrica (?).







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 1.2.2 Voltaje y Capacitancia

El Voltaje se define como el trabajo requerido para mover una unidad de carga en el campo eléctrico, el voltaje existe entre 2 conductores o dos puntos en el espacio. La diferencia de voltaje no existe si no hay presencia del campo eléctrico.



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La capacitancia es un concepto geométrico, se define por tres factores, es proporcional al área de superficie, inversamente proporcional al espacio entre las superficies y proporcional a la constante dieléctrica. El capacitor almacena energía en el campo eléctrico, esta energía se almacena en el espacio entre los dos planos paralelos, en ausencia de los 2 planos conductores la energía se almacena en el espacio.
Capacitancia de una esfera


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Capacitancia en dos planos paralelos


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El capacitor es un conductor geométrico que al macena la energía en el campo eléctrico, esta energía es concentrada en el espacio entre los 2 planos conductores.

 1.2.3 Campo Magnético

Al igual que campo Eléctrico es proporcional al voltaje, el campo magnético es proporcional a la corriente, La ley de Amperes define que la integral de la intensidad del campo magnético (H) en un loop cerrado alrededor de conductor es igual a la corriente en ese loop.
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Tenemos 2 distintas mediciones en el campo magnético, El Campo H (excitación magnética) y el campo B (inducción magnética), ambas equivalentes en el vacío, salvo cuando se introduce la variable de permeabilidad relativa.
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 1.2.4 Corriente e Inductor

La corriente eléctrica se define como el flujo de carga por unidad de tiempo que recorre un conductor.
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La inductancia se define como la cantidad de campo magnético generado por unidad de corriente. Partiendo de la ley de Faraday se define la inductancia
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El inductor es un conductor geométrico que concentra la energía en el campo magnético, la energía es concentrada en el espacio alrededor del cable y en los gaps.

 1.2.5 Poynting’s vector

La transferencia de las señales eléctricas requieren de ambos campos (Eléctrico y Magnético), si ambos campos están presentes la energía es llevada en el espacio o en el espacio entre 2 conductores,
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 1.2.6 Línea de transmisión

Se define línea de transmisión a:
 - Par de conductores.
 - En la tablilla a trazo – trazo o trazo – planos de potencia.
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Eléctricamente se define como:
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Considere la Fuente (V1), el Switch (S1) y la línea de transmisión de la figura anterior, en el momento que switch se cierra aparece el campo eléctrico en un primer instante se tiene voltaje en el capacitor que lleva a un desplazamiento de corriente lo cual induce un campo magnético en el inductor, en el siguiente instante en el tiempo se vuelve a producir un incremento en la carga del capacitor llevando a que se genere un incremento en el campo magnético (wave action). Este efecto produce que la energía se desplaza llenado el espacio en la línea de transmisión (Campo eléctrico, campo magnético).

Resumiendo, un cambio en el voltaje del capacitor significa que el campo eléctrico está cambiando y que una corriente esta fluyendo si lo vemos desde un espacio seria un cambio en el campo eléctrico es el desplazamiento de la corriente y esta corriente crea un campo magnético.

 Propiedades de una línea de transmisión,
  - Dirigen la energía
  - La energía se concentra entre los 2 conductores
  - La energía es entregada hasta los terminadores
  - Pueden transportar ‘x’ cantidad de señales al mismo tiempo en cualquier dirección.

En un buen diseño los campos asociados a diferentes señales no comparten el mismo espacio físico, si comparten el mismo espacio se produce “crosstalk”.

Es usual referirse a que la corriente fluye a través del conductor, ahora considerando la definición de Voltaje, Corriente y línea de transmisión sabemos que los conductores no transportan, ni almacenan la energía, la energía es almacenada por los campos eléctrico y magnético, estos mismos campos son los responsables de transportar la energía. Los conductores no dan la dirección que debe seguir esta energía.
2. Técnicas para mejorar el performance a eventos de EMC

Es preciso puntualizar que no hay magia en mejorar la respuesta a interferencias electromagnéticas, si se conoce que la energía es llevada en el espacio entre los conductores o alrededor de ellos en el campo eléctrico y magnético, y que el movimiento de esta energía requiere la presencia de ambos campos, que el propósito de los conductores es darle una a esta energía. 

De lo anterior es fácil visualizarse el camino de la corriente en la aplicación, recuerden el propósito de los conductores es direccionar la ruta de ambos campos, por lo tanto es recomendable el tratar ahora los trazos de señales en el PCB como líneas de transmisión (Signal / return path).

A continuación se lista algunas consideraciones a tomarse en cuenta en el desarrollo de la aplicación, todas ellas partiendo de la declaración:
“La energía se mueve en el espacio entre los conductores o alrededor de los conductores”

 2.1 Revisión de esquemáticos y localización de componentes

Al asignar la localización de los componentes en la tablilla se recomienda la siguiente secuencia:
 - Colocar los conectores
 - Colocar los filtros, estos deben estar lo más cercano a los pines.
 - Fuente de poder
  - Los componentes deben estar los más cercanos al conector
   - Reguladores de Voltaje
   - Elementos de conmutación
   - Capacitores en el correcto orden, colocar anotación en el esquemático de la ubicación.


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 - El resto de los componentes se tienen que agrupar de acuerdo a su función
  - Fuente
  - Sensores
  - Señales digitales

 - Coloque los componentes evitando el cruce de señales
  - Ruteo de las señales de voltaje solo donde se necesiten
  - Ruteo de las señales de sensado solo donde se utilicen
  - Señales digitales solamente en el área asignado para el procesamiento

Al tomar en cuenta estas consideraciones nos lleva a tener trazos más cortos, los caminos de retorno de señal identificados. Recuerde no rutear las señales donde no se necesitan, esto ayuda a no tener problemas de crosstalk o interferencias.




Al revisar el esquemático es importante que todos los nets esta identificados:
 - GPIO en el microcontrolador
 - A/D señales en el microntrolador
 - Bus de direcciones y de datos de las memorias.

Al tener los net identificado reduce la complejidad al empezar el layout, reduce el largo de los trazos al saber a qué dominio pertenece el net.


 2.2 Asignación de las señales en los conectores (Pin Assignment)

Cuando se realiza la asignación de de las señales en los conectores pocas veces se toma en cuenta el darles un camino de retorno, muchas veces debido a que el que el cablado ya se definió, el asignar las señales de retorno en los conectores produce una mejora ante las interferencias electromagnéticas. A continuación se da una guía para asignar las señales en un conector:

 - Clasifique las señales por prioridad – Las señales mas criticas son las de mayor prioridad y así consecutivamente.
  - Etiqueta A – Señales criticas, estas deben estar adyacentes a la referencia de tierra
  - Etiqueta B – Señales de prioridad media, estas pueden estar adyacentes en diagonal a la referencia de tierra
  - Etiqueta C – Señales de baja prioridad, estas puede estas a una posición de distancia de la referencia a tierra.

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Ejemplo de la distribución de señales siguiendo el paso anterior


Importante: Las fuente debe asignarse junto su referencia de tierra, se debe trazar en pares y lo más cerca posible. El elemento de filtraje se debe colocar lo más cerca posible al conector.

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 2.3 Ruteo de las líneas de transmisión
“Cada señal debe ser tratada como parte de una línea de transmisión”


Identificar el camino de retorno de cada una de las señales, ya se que el retorno sea un trazo de la referencia de tierra o un plano de potencia. Cualquier desviación a esta regla incrementa las emisiones radiadas, degrada las señales y incrementa la susceptibilidad de la aplicación a las interferencias electromagnéticas.

En un buen diseño los campos asociados a diferentes señales no comparten el mismo espacio físico, si comparten el mismo especio se produce “crosstalk”.

El rutear las señales como “triplets” (Señal-GND-Señal) provee de un muy buen acoplamiento.

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Ejemplo de las recomendaciones anteriores.


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Los pines y los “wire bonds” internos del microcontrolador se consideran líneas de transmisión también, por lo tanto se recomienda el tener un mini plano debajo del componente para proporcionar el retorno de la señal. Las referencias de tierra de los “triplet” pueden ser fácilmente acopladas al mini plano.

 2.4 Otras consideraciones
   2.4.1 Coloque planos de referencia en los espacios no utilizados.
   2.4.2 Use el mínimo espacio de distanciamiento entre las líneas de transmisión. Evaluar con el fabricante de la tarjeta las capacidades de manufactura.
   2.4.3 Stack-up.
     4 Layers Board
     - Tener 2 layers para el core, L2 y L3.
     - L1 y L4 deben ser adicionando “pre-pre layers” y “copper foil”
     - Buscar el acoplamiento máximo entre los layers L1 a L2 y de L3 a L4
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Recomendaciones sobre configuraciones en 4-layers boards


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   2.4.4 Usar planos de potencia como retorno de señales, tanto el plano de power como el de GND pueden ser utilizados para referencia, tomando en cuenta que para las señales críticas se recomienda que estén referenciadas al plano de GND.

   2.4.5 El cambiar la referencia de un plano (GND) a otro plano (Power) con diferente potencial requiere utilizar un capacitor de “bypass” como puente.
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   2.4.6 Nunca, nunca use diferentes referencias de tierra (GND, AGND, etc...), solamente si es requerido por el cliente o por alguna especificación. En el caso de tener diferentes referencias de tierra evite que los trazos crucen entre los planos.


3. Apéndice

 3.1 Apéndice A – EMC estándares
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 3.2 Apéndice B – EMC Métodos de prueba
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 3.3 Apendice C – Radiated (aire)/Conducted (medio fisico), Emissions (sale)/Susceptibility (entra) 
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4. Referencias

 4.1 Bibliografia
   4.1.1Introduction to Electromagnetic Compatibility - Clayton R. Paul (John Wiley and Sons) - ISBN 0-471-54927-4
   4.1.2 EMC for Product Engineers - Tim Williams (Newnes Publishing) - ISBN 0-7506-2466-3
   4.1.3 Grounding & Shielding Techniques - Ralph Morrison (5th Edition - John Wiley & Sons) - ISBN 0-471-24518-6 
   4.1.4 PCB Design for Real-World EMI Control - Bruce R. Archambeault (Kluwer Academic Publishers Group) - ISBN 1-4020-7130-2
   4.1.5 Digital Design for Interference Specifications- A Practical Handbook for EMI Suppression - David L. Terrell & R. Kenneth Keenan (Newnes Publishing) - ISBN 0-7506-7282-X 

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28 de noviembre de 2010

La Tarjeta de circuitos impresos: Más importante que nunca



Viernes, 26 de noviembre 2010  El Dr. Ron Lasky, Tecnólogo Principal, Corporación Indio

 
Al observar la cruz micrografía de la sección, un fuerte podría argumentar que la Junta de Coordinación no ha sido tan importante o tan fuertemente un "socio" en el diseño. El multi-nivel, la función de multa, la interconexión de alta densidad que ofrece este PCB es realmente un milagro de la moderna fabricación de PCB. Cualquier otro "PCB-menos" de diseño que requieren estas funciones y esencialmente, por cualquier otro nombre, sea un PCB. A modo de ejemplo, digamos que todas estas funciones fueron realizadas por el caso de la electrónica dispositivo. Para la fabricación de este nuevo dispositivo de PCB menos, los procesos que se utilizan para hacer un PCB se necesitarían para formar estas funciones en caso de que el producto. Además, la impresión de goma de la soldadura, la colocación de componentes y soldadura por reflujo de la causa probable sería un reto



17 de noviembre de 2010

Electrónica. Límites-Scan + Idioma de código abierto: Una pareja perfecta

Peter van den Eijnden, Director General de Tecnologías de JTAG, explica cómo la combinación de los límites de exploración con un lenguaje de código abierto, es una combinación perfecta:
JT 3705 / USB Controller

El JTAG / Límites de exploración de la interfaz, como ideado por el Grupo de Acción Conjunta, de prueba y ratificado como estándar IEEE. 1.149,1 en 1990, fue inicialmente concebida para superar los problemas pin, a nivel de tarjeta de acceso que se introdujeron con dispositivos de montaje superficial (SMD). Los usuarios probadores en circuito (TIC), y los defectos de fabricación analizadores (MDA), en particular, basado tradicionalmente, en el acceso pasador a través del agujero para comprobar, si hay cortocircuitos la red a la red y algunas funciones del dispositivo o, simplemente, la presencia del dispositivo y orientación.


Durante la década de 1990, los dispositivos IEEE 1149.1 JTAG compatibles, se había convertido en mucho más comúnes, ayudado en gran parte por la popularidad de los dispositivos lógicos programables, altamente integrados, tales como FPGAs y CPLDs, y el uso de JTAG, con su prueba de E / S, en las células de la límite de dispositivo, se convirtió en un complemento esencial a la fase de prueba los llamados estructurales.


Con algunas mejoras JTAG inteligentes, se utilizó para comprobar, si hay abierto y corto-circuitos, en el dispositivo a dispositivo se interconectado, device-to-I/O-connectors, y las conexiones de dispositivo, a la memoria del banco. Configuración del PLD y FPGA, y de programación en sistema de flash, también puede lograrse ya sea directa o indirectamente a través de JTAG.


Sin embargo, en casi todos los casos, el enfoque de la prueba de JTAG, ha sido "vectorial" (es decir, utilizando una secuencia estricta de patrones de prueba definidos), y no "lenguaje base." Esto es comprensible, ya que JTAG, es ante todo una técnica de prueba digital, que sólo necesitan dar un PASS / FAIL como indicación, y tienen una capacidad de diagnóstico que se pueden analizar los resultados, para dar descripciones sensibles culpa.


Ha quedado claro que el acceso que los diseños de JTAG, compatibles con pagar a los dispositivos de señales mixtas, en un circuito se podrían aprovechar para poner a prueba, los dispositivos de una manera funcional. Por ejemplo, considere un I ² C, o un dispositivo de bus SPI, tales como un sensor de temperatura, que se conecta de nuevo a una parte de JTAG compatibles. Si bien, es posible utilizar un enfoque basado en vectores, para simular los ciclos de bus, y transmitir instrucciones y recibir datos, el límite de pruebas es algo más difícil - o ha sido hasta ahora.


Las Tecnologías introducidas JTAG JTAG, donde las rutinas de alto nivel de acceso, que pueden ser vinculados en el lenguaje Python ™, software gratuito de código abierto. Llamado JTAG Prueba funcional (JFT) de rutinas, ellos trabajan en dos niveles (o perspectivas), a saber: límite de exploración a nivel de pines, y "cluster" nivel de distinción.
JTAG Figure 1.jpg

En la frontera de exploración ejemplo pin-nivel (ver Figura 1), los usuarios pueden configurar pruebas, con un mínimo conocimiento de las interconexiones, y sin referencia a una lista de conexiones de diseño. Clavijas individuales pueden ser conducidas con DriveHigh, (por ejemplo, en IC1.19), DriveLow (a IC1.16) y HighZ (a IC1.13), y las clavijas individuales se pueden leer con TestHigh, (por ejemplo en IC1.11) y TestLow (en IC2.11).
Además, los grupos de los pernos se pueden definir por DeclareGroup. Por ejemplo, los pines de un dispositivo compatible con JTAG, que se conectan a un (no compatible con JTAG) CAD pueden ser agrupados (por ejemplo IC2.18, 17 y 14) y denominado "de entrada del CAD." La variable "CAD-entrada", entonces se puede controlar mediante un comando de DriveVar.


Del mismo modo, la salida de un ADC puede ser adecuadamente-con nombre, y leído por una rutina TestVar.


Uso de JFT, a este nivel permite a los ingenieros de diseño para llevar a cabo sesiones de depuración, sin la necesidad de crear el firmware de prueba específica, o configuraciones de prueba de FPGA. Igualmente, personal de reparación o servicio puede crear scripts de prueba para cubrir firmas fallo conocido.

 
JTAG Figure 2.jpg
La perspectiva de racimo pin-nivel (ver Figura 2), se realizan pruebas al siguiente nivel / etapa al permitir al usuario especificar pin-nivel, y las unidades de nivel variable - las pruebas del dispositivo bajo prueba (DUT), el punto de vista.

Al igual que antes pines de entrada individuales, se pueden controlar, pero esta vez utilizando diferentes comandos (por ejemplo, en InputHigh IC3.1 y OutputLow en IC3.3). Y de nuevo, los pernos pueden ser declarados como pertenecientes a un grupo, y las variables definidas. Por ejemplo, puede declarar IC3.2, 7, 12 y 20, agrupados y asignar la variable "Us", que se correspondan con una salida analógica. "Us" podría ser controlado mediante una llave hexagonal de uno o número decimal.


Esto tiene ventajas considerables, cuando se utiliza junto con un sistema de desarrollo "netlist-consciente", como JTAG ProVision. Rutinas de nivel de dispositivo de prueba, se pueden crear y guardar como un módulo de Python, sin hacer referencia de nuevo a la [frontera de exploración], pines que proporcionan las señales de estímulo y respuesta. Esto los convierte en portátil y reutilizable a través de diseños y proyectos.


Además, mientras que ProVision ha apoyado modelos reutilizables durante algún tiempo, principalmente para el componente de discapacidad, a participar en red y pruebas de componentes genéricos, tales como memorias y familias lógicas. El JFT Python rutinas ™, agrega una dimensión adicional a la capacidad de desarrollo de la herramienta. Pruebas como la programación de un reloj de tiempo real (RTC), del dispositivo con un sello de tiempo capturado en el PC de control que había sido difícil, en el pasado son ahora un "clic" con las rutinas JFT.


Para obtener más información, visite www.jtag.com.

14 de noviembre de 2010

Electrónica PCB. No Perfore Planos innecesariamente

Para esta columna, voy a tomar un desvío rápido de la serie de la inductancia de condensadores de desacoplo. Voy a dedicar esta columna a hacer algunas observaciones acerca a través de la colocación y su impacto potencialmente negativo sobre la integridad de señal y potencia cuando antipads muy perforados en aviones.
Mis pensamientos fueron provocadas por un reciente PCB Design007 columna de Kate Mayer, CID y CID + instructor de la CIP [1]. En su excelente artículo, Kate argumenta que vías se debe colocar a lo largo de las líneas, o sobre una rejilla, para permitir el encaminamiento de las huellas en la "calle" formada por vias. Muy bien dispuestos resultado de vias en una impecable diseño de la placa de circuito impreso y hacer más fácil de enrutamiento.
Durante mi carrera siempre he escuchado con avidez a los técnicos de expertos que nos pueden decir las diversas limitaciones, y el hacer y no hacer de los diseños prácticos. Diagramación y diseño de PCB no es la excepción, podemos aprender mucho de personas con experiencia en este campo. Hace muchos años, yo era uno de los ingenieros de diseño que llevó a la gente loca de peticiones de última hora para hacer el diseño de la PCB "más agradable" y más regular.
Desde entonces, he aprendido un nuevo arte competitivo: El diseño debe ser "lo suficientemente bueno", pero mejor no. La experiencia también me enseñó a mirar cuidadosamente todas las consecuencias posibles de las opciones de diseño diferentes que hacemos, lo que me lleva al corazón de esta columna.
La alineación de vías en una rejilla regular, aunque sin duda ayuda de enrutamiento, puede crear efectos secundarios no deseados en las frecuencias altas. Uno de los problemas obvios posible se ilustra en la Figura 1. La foto muestra un detalle de un módulo plug-in desde un ordenador personal. La foto fue tomada con una fuente de luz detrás del módulo, por lo tanto al aire libre a través de barriles aparecen como puntos brillantes, y la antipads alrededor de los barriles - donde el cobre se elimina de todas las capas - vienen a través de medios como la luz verde.Observe que el antipads son un poco más grande que el medio campo, y por lo tanto la línea de vias en este caso resulta en un corte total en los planos de referencia.  
istvan perforate fig1.jpg

Figura 1. Foto de una placa de circuito impreso con el corte a través de antipads través de los planos. Las vías están alineados y la antipads son tan grandes como el medio campo, cortando así una ranura continua en el plano de referencia.
Si no hay necesidad de huellas en la ruta entre vías, la pérdida del plano de referencia puede ser aceptable. Sin embargo, todavía habría que considerar el impacto de la ranura de las resonancias modales de los pares de plano de tierra de poder. Puede leer más sobre esto en [2].
Hay casos en la placa de circuito impreso diseños donde tenemos muy pocas opciones, y tenemos que seguir las huellas regulares componente con los vias. Este es el caso cuando usamos los paquetes BGA o LGA, conectores de clavijas múltiples y tomas de corriente. Estos componentes suelen tener sus pernos en una malla regular, y el antipads asociadas a los vias creará zonas de perforaciones periódicas.
perforaciones avión cerca de las huellas de la señal de alta velocidad a crear una serie de discontinuidades minúsculas, y con una regular a través de patrones, las reflexiones de las discontinuidades se alinearán destructiva en ciertas frecuencias, creando un fuerte efecto de filtración [3].   
istvan perforate fig2.jpg 
Figura 2. Traza sobre un plano perforado (izquierda) y su simulada parámetros S (a la derecha). Red de seguimiento: la pérdida de retorno. Línea azul: la pérdida de inserción.Escala horizontal: 1-100 GHz, logarítmica. Vertical escala de 0 a-40dB.
La figura 2 muestra la pérdida de la reflexión y la inserción de una traza sobre un plano con el periódico antipads de 30 millones en una red de 50 milésimas de pulgada. La estructura se simuló con un solucionador de campo de onda completa [4]. Tenga en cuenta que por encima de 30GHz, la reflexión va hacia arriba y aumenta la pérdida de inserción también, lo que indica que la estructura se comporta como una banda de rechazo del filtro. Con un 50 milésimas de pulgada (1,25 mm) a través de terreno de juego, el Suckout por primera vez en la transmisión se produce por encima de 50GHz, que probablemente no es una preocupación, excepto para velocidades superiores a 20 Gbps. Sin embargo, como se muestra en [5], nuestras placas de circuito impreso puede tener varios niveles de periodicidad, y los que pueden empujar a la frecuencia de resonancia más baja a valores mucho más bajos.
Conclusiones
¿Me recomienda no alinear vías con el fin de crear canales de envío de las huellas de la señal? No, yo no digo eso.
Desde una perspectiva de diseño y de enrutamiento, muchas veces no tenemos más remedio que alinear vias. Sin embargo, los diseñadores bordo y la gente de diseño tienen que ser conscientes de las consecuencias. Si es posible, tenemos que evitar lo peor: Completamente de corte a través de planos de referencia. 

También tenemos que entender las resonancias creadas por la revista a través de antipads, que eventualmente afectar la calidad de la señal. Si la perforación del avión se convierte en inevitable, la atenuación adicional y la dispersión deben ser tenidos en cuenta en el diseño.

Referencias
[1] Kate Mayer, Administre su Vias, Administre su diseño.Enlace: http://www.pcbdesign007.com/pages/zone.cgi?a=72004&artpg=1
[2] Istvan Novak, Jason R. Miller, Eric Blomberg, "Simulación de Complejo Power-Plano de suelo formas con la célula de tamaño variable Redes SPICE," Actas del tópico de la 11 ª Reunión de rendimiento eléctrico de Electronic Packaging, octubre 21-23, 2002, Monterey, CA. Disponible en http://www.electrical-integrity.com/
[3] Gustavo Blando, Jason R. Miller, Novak Istvan, DeLap Jim, Preston Cheryl, "La atenuación en Huellas PCB debido a discontinuidades periódico," Actas de 2006 DesignCon, 6 hasta 9 febrero 2006, Santa Clara, CA. Disponible en http://www.electrical-integrity.com/
[4]  www.simbeor.com
[5] Jason R. Miller, Gustavo Blando, Novak Istvan, "adicionales de seguimiento Las pérdidas debidas a la armadura Periódico de carga de vidrio," Actas de DesignCon 2010, 1-4 feb, 2010, Santa Clara, CA.Disponible en http://www.electrical-integrity.com/
Istvan Novak es un distinguido ingeniero de Oracle, que trabajan en el poder y la integridad de los diseños de la señal de servidores de rango medio y la tecnología de los nuevos desarrollos. Él puede ser alcanzado en Istvan.Novak att.net @..


Electrónica del PCB. Problemas en el tanque: Protectores Soldabilidad Orgánica OSP-

 
Martes, 02 de noviembre 2010 | Michael Carano, OMG químicos electrónicos

Michael Carano.jpgIntroducción
No se equivoquen sobre esto, el mercado meta soldable en la industria mundial de circuitos impresos es muy grande y sigue creciendo. Ciertamente, no se puede argumentar en contra el hecho de que una parte importante de la I proveedores de productos químicos 'y D son los presupuestos asignados a esta línea de productos. La evidencia reside en la proliferación de las finales de la superficie libre de plomo durante los últimos años. Estos incluyen el oro electrolítico de níquel-inmersión (ENIG), níquel electrolítico de oro electrolítico inmersión paladio (ENEPIG), la plata de la inmersión, inmersión en estaño, la nivelación de aire caliente sin plomo y ENIG selectiva, así como algunos otros que están comenzando a ganar algo de interés en nuestra industria.     
Como en cualquier proceso, hay riesgos a la baja, así como los beneficios al alza. En esta entrega mensual de los problemas en su tanque, un panorama general de la tecnología OSP se presenta junto con los parámetros del proceso crítico que debe ser controlado.
OSP Información general
En no tiene sentido en este momento para debatir el ensamblaje sin plomo y el debate acabado final. Es aquí y si su empresa quiere vender placas de circuitos y las asambleas, a continuación, lo mejor es cumplir.Por supuesto, no seguirán siendo las excepciones y exenciones. Pero, para aquellos que no están en la lista corta, los requisitos deben cumplirse los siguientes:  
  • Los acabados superficiales alternativa debe realizar a través de múltiples ciclos térmicos con menos pastas de activos y flujos.
  • El uso de múltiples acabados de metal en el foro de desnudos mismo lugar un nuevo énfasis en la compatibilidad de la capa entre sí y con el módulo de ensamblado actual.
  • El aumento de I / O de la demanda y el tono de plomo reducida requieren controles más estrictos sobre los procesos utilizados para fabricar el tablero desnudo. Alta entrada / salida pondrá a prueba los límites de proceso en la proyección de imagen, el grabado, la máscara de soldadura y acabados superficiales.
  • paquetes de chips BGA de escala y se encuentra un mayor uso como medio de interconexión.
  • Las asambleas son cada vez más difícil de inspeccionar reproceso que requiere que la soldadura óptima las fortalezas conjuntas obtener.
Los listados arriba son los que más se reflejan las tendencias que influyen en la soldabilidad de componentes y la superficie del tablero desnudo. Este hecho se refiere sobre todo a la selección actual y el rendimiento del acabado de la superficie. Pesar de todo, la meta debe ser capaz de realizar bajo una variedad de condiciones, de manera coherente y fiable.
Con estas tendencias y necesidades en mente, una de las cosas ideales que uno puede hacer es conseguir una buena comprensión de la química implicada en la OSP. 
La química de la OSP
Uno de los importantes desafíos de trabajar con OSP es procesar PWBs selectivamente, es decir tablas que tienen algunas de las características del circuito chapado en níquel y oro y el cobre desnudo requiere OSP.Convencionales OSP procesos basados en compuestos de cadena larga alkylimidazole y compuestos de bencimidazol sustituido funcionado adecuadamente para proteger el cobre desnudo. Sin embargo, estos materiales también se deposita una película importante en los otros metales como el oro, el estaño y la soldadura. Esta película adicional de interferir con las operaciones posteriores, tales como la vinculación del alambre y la superficie de montaje de QFPs en superficies de soldadura.Además, la resistencia de contacto en el oro aumentó a niveles inaceptables. Así, cuando PTP se fabrican con acabados de metal múltiples, los metales, como el oro o la soldadura, tendría que ser enmascarado para evitar la formación de la película OSP en su superficie. 

En algunos casos, el recubrimiento que tienen que ser removidos con el alcohol, la adición de mano de obra adicional y el costo para el proceso de fabricación. Un factor en la promoción de la formación de la película en las superficies de metal en el cobre contenido en muchas formulaciones soldabilidad orgánicos. Los iones de cobre forma un complejo con el ingrediente activo azoles en la química OSP y de hecho ayuda a promover el crecimiento de la película. Cuando una mezcla de cobre y la soldadura placa metálica se procesa a través de este proceso, las formas de OSP en la soldadura y tiene el efecto de la decoloración de la soldadura, por lo que para soldar a largo plazo, literalmente, imposible de conseguir (ver Figura 1).
También se ha determinado que los iones de cobre que forman parte de la película de protección de OSP contribuyen a la contaminación iónica, una situación de estar constantemente analizado por las casas de reunión y de los usuarios finales. Se desea mantener los residuos iónicos lo más bajo posible. Se ha demostrado que el cobre contribuye a la coloración / oscurecimiento de la soldadura y las causas de deshacer la acumulación de residuos en el oro.

Corano Figure 1.jpg
Carano Figure 1a.jpg

Figura 1: Depósito de OSP en el oro.
Por lo tanto, es altamente recomendable que OSP ser de calidad suficiente para permitir el montaje exitoso de los PCB en las condiciones complejas de ensamblaje sin plomo. Este requisito incluye al menos una superficie de doble cara de montaje seguido de soldadura por ola. Además, si un acabado de oro se emplea selectivamente como parte del diseño del circuito, la OSP no debe depositar en la superficie de oro. Para lograr una excelente soldabilidad y prevenir una película orgánica que se deposite en el oro, la tecnología ha avanzado en varios frentes. En primer lugar, la próxima generación química OSP se basa en aril-imidazoles fenilo.   

Esta próxima generación de proceso de OSP emplea una combinación de un compuesto de fenil imidazol mezclado en una solución acuosa con ácido acético, un agente complejante y un compuesto iónico soluble en agua. La combinación de estos aditivos permite el recubrimiento uniforme de la película orgánica en el cobre sin la construcción de una cantidad apreciable en las superficies de cobre no. Después de la placa de circuito impreso se ha preparado en un limpiador ácido, seguido de una micro-grabado, el revestimiento OSP se aplica a la PLP ya sea por inmersión, pulverización o revestimiento de las inundaciones. Mientras que la OSP espesor de la película es autolimitada, PSO comercialmente disponibles ofrecen espesor de 1.000 angstroms hasta un máximo de 6.000 angstroms. 

Para evitar el excesivo espesor de la película OSP en el cobre, así como negar cualquier depósito apreciable en oro u otros metales (incluyendo la plata), una formulación única OSP era necesario. En segundo lugar, una clave para el desarrollo de este proceso iba a ser capaz de crecer un La mayoría de espesor de la película (lo más uniforme posible) sin la necesidad de la adición de iones de cobre a la solución de OSP. PSO comercialmente disponibles no pueden mantener un espesor suficiente en la ausencia de cobre. El compuesto phenylimidazole única muestra en las Figuras 2 y 3 proporciona suficiente espesor de la película sin depositar cualquier material orgánico en el oro o la plata. Este proceso uniforme depósitos de 1.500 a 2.500 angstroms de la película orgánica en el cobre.Ahora, hay OSP procesos que depositan espesores considerablemente mayor de la película orgánica. Eso está muy bien siempre y cuando el revestimiento resistente a múltiples excursiones térmicas en condiciones de ensamblaje sin plomo y no manchar el oro (si existe).

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Figura 2: Desarrollo de ingrediente activo. 
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Figura 3: revestimiento OSP. Nota: uniforme OSP película sobre la superficie de cobre (1800 angstroms), sin evidencia de mala cobertura.
En la columna del próximo mes, voy a presentar los parámetros críticos del proceso requerido para hacer funcionar de forma fiable OSP.


Michael Carano es con OMG químicos electrónicos (antes Electrochemicals), un desarrollador y distribuidor de los procesos y materiales para la cadena de abastecimiento de este sector incluyendo la fabricación de la PTP, la producción de células solares, el envasado y la metalización electrónica sin plomo. Ha estado involucrado en el PLP, en general de acabados metálicos para la industria fotovoltaica más de 29 años. Su enfoque principal es en las tecnologías de la metalización, galvanización, acabados soldables, IDH, de metal selectiva de acabado, el embalaje de semiconductores y procesos de imagen. Él también busca nuevas maneras de aumentar la competitividad de los clientes de OMG a través de la introducción de procesos innovadores y respetuosos del medio ambiente. Mike también está involucrado en la planificación estratégica y la formulación de plan de trabajo de tecnología e implementación. Carano ha publicado más de 75 artículos técnicos y ha presentado numerosos documentos de otros en todo el mundo. Él es el titular de nueve patentes de EE.UU. y más de 20 patentes internacionales que atienden a una variedad de temas, incluyendo placas, los procesos de metalización y técnicas de fabricación del PLP. Él es el ex presidente de la CIP Proveedores Consejo de Gestión y actualmente es miembro del comité de IPC Planes a Largo Plazo. Michael es también un miembro del Consejo de Administración de la IPC y está sirviendo a un tercer mandato.

Tiene una licenciatura en Ciencias Químicas por la Universidad Estatal de Youngstown, donde también ha completado dos años de estudios de posgrado en química de polímeros y se ha ganado un MBA en Marketing Internacional de Baker College. Para contactar con Michael, haga clicaquí. Para seguirlo en Twitter, haga clic aquí.