Resumen: Esta nota de aplicación describe cómo DS314xx de la máxima sincronización de los relojes-IC se puede actualizar in situ para aceptar y bloqueo de señales de entrada de reloj de 1Hz. También se describe la necesidad de una función de reloj de 1 Hz y control de apoyo al sistema de software en algunas situaciones. Con estos elementos en su lugar, un sistema integrado con los dispositivos pueden tener DS314xx compatible con los estándares del reloj de sincronización de la conducta con cualquier mezcla de 1 Hz y una mayor velocidad de reloj de entrada.
Introducción
Familia DS314xx máxima de circuitos integrados de sincronización del reloj, son soluciones potentes y flexibles para medir el tiempo sincronizada en los sistemas de telecomunicaciones. Estos dispositivos fueron diseñados originalmente para bloquear las frecuencias de reloj de entrada de 2 kHz a 750 MHz, un rango de frecuencia que satisfaga las necesidades de la mayoría de los sistemas de telecomunicaciones. Ocasionalmente, sin embargo, un sistema de telecomunicaciones deben sincronizar con un 1 Hz o 1PPS (un pulso por segundo) de la señal de reloj de entrada. Como una señal de sincronización puede provenir de un GPS receptor o un puerto IEEE ® 1588 función de esclavo, por ejemplo. Maxim ha respondido a esta necesidad mediante el desarrollo de un script de inicialización de 1 Hz para la familia DS314xx. Esta secuencia de comandos proporciona una actualización de software en el sistema. Después de la configuración con este script, un DPLL en un dispositivo de DS314xx directamente se puede bloquear a una señal de 1 Hz y puede realizar funciones de conmutación sin hit de los relojes de 1 Hz y una mayor frecuencia de reloj. Maxim ha comprobado en el laboratorio que un sistema que utiliza un DS31400 actualizado por esta escritura se puede cumplir con los requisitos de sincronización del reloj en el UIT-T G.813 opciones 1 y 2, ITU-T G.8262 opciones 1 y 2, Telcordia GR- 1244-CORE-estrato 3, y los requisitos de sincronización de Telcordia GR-253-CORE. Informes de cumplimiento están disponibles bajo petición. Esta nota de aplicación cubre los siguientes temas:
- DS314xx requisitos de instalación de dispositivos para el funcionamiento de los relojes de entrada de 1 Hz
- La redefinición de un registro de unos pocos campos DS314xx una vez cerradas a una entrada de reloj de 1 Hz
- La necesidad de una supervisión externa de los relojes de entrada de 1 Hz
- Apoyo necesario de software del sistema para el cumplimiento de las normas
Esta nota de aplicación asume que el lector tiene conocimientos acerca de la sincronización del reloj en los sistemas de telecomunicaciones y al menos uno de DS314xx de la máxima sincronización de los relojes-IC.
Requisitos de configuración
Oscilador
No hay requisitos especiales para las entradas de 1Hz. Utilice el mismo TCXO o OCXO utilizados en aplicaciones sin necesidad de relojes de entrada 1Hz. Prueba máxima de cumplimiento se ha hecho con un TCXO.
Script de inicialización de 1Hz necesario
DPLL comportamiento debe ser modificado para que funcione con los relojes de entrada 1Hz. La secuencia de escritura que figuran en la inicialización de archivos DS314xx_1Hz.mfg se deben realizar para configurar un DPLL para trabajar con los relojes de entrada 1Hz.Este script se puede descargar desde la página web DS31400 (pestaña Documentos Técnicos, en la sección Software / Modelos). Este script se puede utilizar con cualquier dispositivo DS314xx.
Entrada de reloj de bloqueo de frecuencia
Establecer ICCR1.LKFREQ = 0xE de 1Hz entradas.
El script de inicialización de 1Hz asigna la decodificación 0xE anteriormente no se utilizaban para 1Hz.
Desactivar los monitores de entrada para las entradas de reloj de 1 Hz
La entrada lógica DS314xx reloj monitor no fue diseñado para los relojes de entrada 1Hz. Por lo tanto, lo siguiente debe ser desactivado para cada entrada de reloj de 1 Hz:
- Los límites de frecuencia de monitoreo duro (ICCR2.HARDEN = 0)
- Monitoreo de frecuencia bruta (ICCR2.FREN = 0)
- Actividades de vigilancia con el balde que gotea acumulador (ICLBS = 0).
Relojes de entrada con kHz y MHz frecuencias pueden ser controlados normalmente por los dispositivos DS314xx.
DPLL Configuración
Los siguientes ajustes son necesarios para una DPLL que tiene previsto reunirse con el UIT-T G.813 SEC, la UIT-T G.8262 CEE, o Telcordia GR-1244 estrato 3 requisitos de sincronización del reloj:
- DPLLCR6.AUTOBW = 0
- DPLLCR6.LIMINT = 1 (valor por defecto cero)
- DPLLCR1.UFSW = 1
- DPLLCR4.LBW = 00111 (conjunto de ancho de banda de 0,06 Hz o menos)
- DPLLCR6.PBOEN = 1 (valor por defecto cero)
- DPLLCR5.FLEN = 0
Además, la configuración se recomienda lo siguiente:
- HRDLIM [15:00] = 421Eh, lo que da ± 9.5ppm límite de frecuencia DPLL
- DPLLCR5.FLLOL = 1 (por defecto a cero), las causas DPLL pérdida de bloqueo cuando se alcanza HARDLIM
- DPLLCR2.HOMODE = 10, MINIHO = 10, que especifican el uso de la media remanente 5.8min
El script de inicialización DS314xx_1Hz.mfg configura DPLL1 en los circuitos DS314xx tanto para configuraciones necesarias y recomendadas mencionadas anteriormente.
Redefinición de los campos de registro cuando está bloqueado a una entrada de reloj de 1 Hz
Fase de campo
Cuando el DPLL está bloqueado en una entrada de reloj de 1 Hz, la fase de campo se redefine para que las unidades de nanosegundos con una resolución de 1ns. Cuando el DPLL está bloqueado en un reloj de entrada kHz o MHz, el registro FASE se comporta como se describe en la hoja de datos.
FINELIM y campos COARSELIM
Cuando el DPLL está bloqueado en una entrada de reloj de 1 Hz, el campo FINELIM no tiene sentido y debe ser ignorado. El campo COARSELIM especifica el límite de DPLL de fase. Además, COARSELIM es redefinido de manera que el límite de DPLL fase es de 2COARSELIM x 32NS. Cuando el valor en el campo de fase supera este límite de fase, el bit de estado PALARM se ajusta en el PLL1SR o PLL2SR. La máquina de estados DPLL inmediatamente pase al estado de pérdida de bloqueo. Cuando el DPLL está bloqueado en un reloj de entrada kHz o MHz, los campos y FINELIM COARSELIM se comportan como se describe en la hoja de datos.
Monitoreo externo requerido para las señales de 1 Hz
Supervisión externa
La entrada de reloj-control DS314xx lógica no puede controlar los relojes de 1 Hz de entrada. Además, un DPLL DS314xx no puede invalidar una entrada de reloj de 1 Hz para la falta de actividad (es decir, la falta de los bordes del reloj) o desplazamiento de frecuencia.Si la actividad y / o monitoreo de frecuencia se requieren para los relojes de entrada de 1 Hz, este control debe hacerse fuera del dispositivo DS314xx. Para las señales de 1Hz que provienen de los sistemas o subsistemas, como receptores GPS o IEEE esclavos de 1588, la fuente de la señal de 1 Hz ya pueden hacerlo la vigilancia requerida. En ese caso, el software del sistema puede recibir información de estado del reloj de la fuente, y puede validar e invalidar el reloj de 1Hz con el poco VALCR apropiado. Si la fuente de la señal de 1 Hz no hace el seguimiento necesario, y luego un circuito de control se puede construir en FPGA lógica. Una señal de reloj de alta velocidad (por ejemplo, 50 MHz o 100 MHz) del dispositivo DS314xx se pueden dirigir a la FPGA. La lógica de la FPGA se pueden contar el número de reloj de alta velocidad de los ciclos en cada ciclo del reloj de 1Hz. Con una señal de reloj de 100MHz, la frecuencia se puede medir de esta manera con una resolución de 0,01 ppm. Si la frecuencia medida se encuentra demasiado alto o demasiado bajo, la lógica de la FPGA del monitor puede indicar que la frecuencia está fuera de especificación. El software del sistema puede responder al invalidar el reloj de 1Hz con el poco VALCR apropiada en el dispositivo DS314xx. Cuando el bit VALCR se borra para el reloj de 1 Hz, la DPLL se bloquea automáticamente para la siguiente prioridad más alta, reloj válida, de entrada o va a la reliquia Estado si no hay relojes disponibles. Las otras entradas pueden ser cualquier combinación de 1 Hz o más relojes de velocidad.
¡Qué DPLL DS314xx puede y no se puede hacer cuando un reloj de entrada de 1 Hz tiene defectos
Cuando el DPLL está bloqueado en una entrada de reloj de 1 Hz que para alternar (por ejemplo, de una desconexión del cable), el DPLL no puede reconocer que la señal no es alternar. Esto se debe a la DPLL sólo recibe una actualización de la fase por segundo cuando la señal está presente. El DPLL deja el estado de bloqueo a los pocos segundos y luego puede cambiar entre los estados Prelocked/Prelocked2, Cerrado y la pérdida de Lock-sin ir a la reliquia. El software del sistema debe reaccionar cuando el DPLL deja el estado bloqueado (lo cual puede causar una interrupción solicitud en el pin DS314xx INTREQ, si está activado), asumiendo que la entrada de 1 Hz es malo y luego limpiar el poco VALCR. Esto permite que el DPLL para cambiar a la entrada válida siguiente o ir a la reliquia, si no hay relojes de control disponible. Si el software del sistema no invalida el reloj de 1 Hz y la mala DPLL todavía está tratando de bloquear la señal de 1 Hz cuando se restaurado, DPLL pull-in puede ser muy lenta. En concreto, la frecuencia DPLL puede mover todo el camino hasta el límite positivo o negativo establecido por el campo HRDLIM antes de que finalmente tira y bloqueos a la entrada de reloj de 1Hz. Este tirón en proceso puede durar decenas o cientos de segundos. Si el software del sistema detecta que la frecuencia DPLL está demasiado lejos de la nominal, se puede intervenir en la limpieza y ajuste de poco el reloj de entrada de VALCR.Esto permite que el DPLL utilizar su fase de construcción de la rutina de extracción y de bloqueo en apenas unos segundos.
Pasos adicionales necesarios para la entrada y salida remanente
Cuando se configura para el funcionamiento de 1 Hz, una DPLL DS314xx no puede salir del estado de desalojo hasta que reciba una "nueva referencia seleccionado" de la señal desde el bloque de reloj DS314xx entrada. Para asegurarse de que esta señal se genera con 1Hz relojes, software del sistema debe hacer lo siguiente:
- Un reloj de entrada no válidos 1Hz debe estar marcada no válida. Esto se hace claro el poco VALCR apropiado o mediante el establecimiento de la prioridad de la entrada de reloj a 0.
- Un reloj de entrada de 1 Hz válida debe estar marcado válido. Esto se hace poniendo el bit VALCR adecuado y establecer la prioridad de la entrada de reloj a un valor distinto de cero.
Si el estado de un DPLL está obligado a desalojo, el software del sistema tiene que hacer un par de pasos con el campo DPLLCR2.STATE. Si la validez de los relojes de entrada no cambia cuando el campo de estado se cambia de nuevo a las transiciones de estado automático, la "nueva referencia seleccionado" de la señal no se genera y la DPLL no salga del estado de remanente. Para evitar esta situación, el software del sistema debe realizar el siguiente procedimiento después de cambiar el campo de estado DPLL de nuevo a automático:
- Si DPLLCR1.REVERT = 0, entonces se pone a 1.
- Claro y luego establecer el bit VALCR de la más alta prioridad, reloj válida, de entrada.
- Establecer la operación de revertir poco a su valor original.
El procedimiento anterior hace que el bloque de entrada de reloj para generar la "nueva referencia seleccionado" de la señal, lo que permite la DPLL para salir del estado desalojo y el bloqueo a la entrada de reloj más alta prioridad válida.
Soporte de software necesarios para Multi-Pull-ppm en su cuenta para Estrato 3 Cumple
Con un ancho de banda ≤ 0,06 Hz y sólo está disponible una actualización de la fase por segundo, una DPLL DS314xx bloqueado con un reloj de 1 Hz de entrada cambia de frecuencia muy lentamente. Por ejemplo, puede tomar más de 10 minutos para hacer un cambio de frecuencia 9.2ppm mientras que en el estado de bloqueo. Para el estrato 3 el cumplimiento de un sistema es necesaria para bloquear a un reloj de entrada de nuevo en 100. Si la frecuencia de que el reloj de entrada es hasta 9.2ppm lejos de la frecuencia actual de la DPLL, entonces claramente el DPLL no puede cumplir con el requisito de 100 con su mecanismo de seguimiento normal.Afortunadamente, el software del sistema puede acelerar el proceso mediante el siguiente procedimiento:
- Obtener la frecuencia de reloj de entrada de 1 Hz de un monitor nuevo reloj fuera del DS31400.
(Esto también podría ser la nueva frecuencia de la señal de reloj de 1 Hz actual, si la señal había un cambio de frecuencia.) - Calcular la diferencia entre la nueva frecuencia y la frecuencia actual de la DPLL a leer desde el campo de registro de FREQ.
- Escribir la frecuencia actual de la DPLL al campo vestigio de frecuencia manual, HOFREQ.
- Establecer DPLLCR2.HOMODE y Minho a 01 para configurar el DPLL vestigio de manual.
- Fuerza de la DPLL en desalojo mediante el establecimiento de DPLLCR2.STATE = 010.
- Rampa manualmente la frecuencia vestigio manual en el campo HOFREQ a la nueva frecuencia. La tasa de cambio debe ser <2.9ppm / s para la GR-1244 estrato 3 el cumplimiento.
- Deje que el DPLL hacer las transiciones automáticas del Estado mediante el establecimiento de DPLLCR2.STATE = 000.
- Claro y luego establecer el bit VALCR apropiadas para que los DPLL para salir del estado de remanente.
- Establecer DPLLCR2.HOMODE y MINHO de nuevo a 10.
El DPLL aleja rápidamente y bloqueos a la entrada de reloj de 1Hz.
Diferencia de fase entre la salida y de entrada no es cero
Cuando un DPLL DS314xx empieza a tirar en una entrada de reloj de 1 Hz, se establece la fase actual del reloj de entrada como su meta de eliminación. Que se dirigen a la fase general, no es de 0 °. Cuando el DPLL está bloqueado, un valor de cero o cercano a cero en el campo de DPLL FASE registro indica que el DPLL ha bloqueado a la meta de eliminación elegida. Las señales de salida de reloj de que DPLL están alineadas con la meta de la fase DPLL y, por tanto, tienen una relación fija, la fase general, distinto de cero con la entrada de reloj de 1Hz. Hay aplicaciones en las salidas deben estar en fase con la entrada de 1 Hz o donde los productos deben tener un controlada por el sistema de salida frente a la entrada relación de fase. Maxim ofrece dos productos que cumplen los requisitos, laDS31408 y DS31415 , que incluyen un bloque adicional llamado un motor de tiempo. Este motor de tiempo permite que estos dispositivos para bloquear a los relojes de entrada de 1 Hz y crear relojes de salida con una fase bien determinada.
Conclusión
DS314xx máxima de sincronización del reloj-IC se puede actualizar in situ para bloquear a 1Hz (1 PPS) Las señales de entrada de reloj.Cuando las señales de 1 Hz son monitoreados externamente y software del sistema proporciona una pequeña cantidad de apoyo se describe en esta nota de aplicación, a continuación, un sistema construido con dispositivos DS314xx puede tener un comportamiento compatible con los estándares de sincronización del reloj durante el funcionamiento con cualquier mezcla de 1 Hz y una mayor velocidad de reloj de entrada. IEEE es una marca registrada de la Institute of Electrical and Electronics Engineers, Inc.
DS31400
8 entradas, 14 de salida, doble DPLL Tiempo IC con jitter de salida Sub-ps
Muestras gratuitas
DS31404
4-de entrada, de 8 de salida, doble DPLL Tiempo IC con jitter de salida Sub-ps
Muestras gratuitas
DS31406
2-Input, de 14 de salida, solo DPLL Tiempo IC con jitter de salida Sub-ps
Muestras gratuitas
DS31407
3-de entrada, 4 salidas, solo DPLL Tiempo IC con jitter de salida Sub-ps
Muestras gratuitas
DS31408
8 entradas, 14 de salida, doble DPLL Tiempo IC con jitter de salida Sub-PS y el reloj 1588
Muestras gratuitas
DS31415
3-de entrada, 4 salidas, solo DPLL Tiempo IC con jitter de salida Sub-PS y el reloj 1588
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